划重点:
器件层面:通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常:数t;
电路层面:通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升;
芯片层面:通过”软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间;
系统层面:定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存:语义，大幅降低系统通信时延
